นำเสนอโดย นักศึกษากลุ่มที่ 9 นาย บุญธรรม สอดศรี นาย พงษ์นิวัฒน์ จิรพัฒนางกูร นาย ภัทรพงศ์ บุบผาพงษ์สวัสดิ์ นาย นายสุพิดิศ พงศ์ผกาทิพย์ นส. ไอยรัตน์ ปัทถาพงษ์
Cache Coherence เป็นเทคนิคที่รู้จักกันทั่วไปความเหนียวแน่น ของข้อมูลในระหว่าง multiprocessor
Shared memory ที่มีการใช้ในปัจจุบันนี้ MEI, MSI, MESI and MOESI protocols PowerPC755 : MEI protocol Pentium class: MESI protocol UltraSPARC: MOESI protocol AMD64 class: MOESI protocol
Distributed shared memory ( การแบ่ง ข้อมูล ) มีการใช้งานดังต่อไปนี้ Directory-based coherence
Motivation ( การกระตุ้นของ ข้อมูล ) SoC มีความสามารถที่จะจุข้อมูลเพิ่มมากขึ้น และ เป็นเทคโนโลยีที่พัฒนาไปอย่างมาก โปรแกรมต้องการความแตกต่างของ multiprocessor and/or IPs on a chip DiMeNsion 8650 (LSI logic) AD6525 (Analog Device) Nexperia pnx8500 (Philips) การสอดแนมของข้อมูลจะมีความผิดพลาดและมี การไม่เข้าถึงระหว่างตัวประมวลผล
Contributions ( การ สนับสนุน ) เป็นระบบที่มีการและกระบวนการที่ชัดแจ้ง ของ coherence protocols ในการออกแบบ multiprocessor แบบ SoC ที่มีความไม่ เหมือนหรือแตกต่างกัน ประสิทธภาพที่เพิ่มสูงขึ้น สามารถ savings พลังงานได้
Integration Methods ( วิธีการ ในการรวบรวมเข้าไว้ด้วยกัน ) Techniques to integrate coherence protocols S (Shared) state removal Shared signal assertion / de-assertion E (Exclusive) / S (Shared) state removal Integrated coherence protocol Common states from distinct protocols MEI, MESI integration: MEI protocol
Snoop-hit Buffer( ตัวที่เป็นตัวสอดแนมใน การจัดเก็บ ) มีขั้นตอนการทำงานดังนี้ Performance booster ( ประสิทธิภาพในการกระตุ้น ) Power saving ( รักษาพลังงาน )
Read-to-Write Conversion ( อ่านและเขียน ) S (Shared) state removal MEI – MESI integration example มีรูปภาพปรพกอบ ดังนี้
Snoop-hit Buffer ( ตัวที่เป็นตัว สอดแนมในการจัดเก็บ ) มีขั้นตอนการทำงานดังนี้ Snoop-hit on M-line requires 2 การติดต่อและ มีจุดมุ่งหมายเพื่อสำหรับที่จะคล้ายกับที่อยู่ มีประสิทธิภาพเพิ่มสูงขึ้นที่จะเก็บรักษาข้อมูล ดังรูปต่อไปนี้
Simulation Environment ( สภาพการลอกเลียนแบบ ) 3 PowerPC755 (MEI) + 1 ARM920T (no coherence) Verilog-HDL implementation Simulators: Seamless CVE + VCS Baseline: Software solution มีรูภาพประกอบดังนี้
Performance Evaluation (1/3) ( การหาค่าประสิทธิภาพ ) Worst-case simulation Each task accesses the same critical sections มีรูปภาพประกอบดังนี้
Performance Evaluation (2/3) ( การหาค่าประสิทธิภาพ ) -Best-case simulation -Each task accesses different critical sections มีรูปภาพประกอบดังนี้
Performance Evaluation (3/3) ( การหาค่าประสิทธิภาพ ) -Typical-case simulation -Each task randomly selects critical sections มีรูปภาพประกอบดังนี้
Performance Evaluation (3/3) ( การหาค่าประสิทธิภาพ ) -Typical-case simulation -Each task randomly selects critical sections มีรูปภาพประกอบดังนี้
Conclusions( บทสรุป ) Propose an integration method of cache coherence protocols for heterogeneous processors การรักษาสถานะจากความชัดเจนของ coherence protocols การเพิ่มขึ้นของประสิทธิภาพ โดยเพิ่ม to 5.26X with 96-cycle miss penalty at the expense of simple hardware การรักษาพลังงานที่เป็นไปได้จาก from snoop-hit buffer มีประโยชน์และเพิ่มวิธีเพื่อที่จะออกแบบ multiprocessor SoC ให้มีความแตกต่าง
Performance Evaluation (2/5) ( การหาค่าประสิทธิภาพ ) Simulation environments (cont.) Baseline: software solution Lock mechanism: SoCLC [Bilge’02]
Introduction (2/2) Cache Coherence Example PowerPC755: MEI protocol มีรูปภาพประกอบดังนี้
Implementation Examples (1/2) Intel486: Modified MESI protocol PowerPC755: MEI protocol มีรูปภาพประกอบดังนี้
Implementation Examples (2/2) PowerPC755: MEI protocol ARM920T: No cache coherence support มีรูปภาพประกอบดังนี้
END