งานนำเสนอกำลังจะดาวน์โหลด โปรดรอ

งานนำเสนอกำลังจะดาวน์โหลด โปรดรอ

Company LOGO การทดลองที่ 5 วงจร นับ (Counter) โดย รศ. ณรงค์ บวบทอง.

งานนำเสนอที่คล้ายกัน


งานนำเสนอเรื่อง: "Company LOGO การทดลองที่ 5 วงจร นับ (Counter) โดย รศ. ณรงค์ บวบทอง."— ใบสำเนางานนำเสนอ:

1 Company LOGO การทดลองที่ 5 วงจร นับ (Counter) โดย รศ. ณรงค์ บวบทอง

2 หัวข้อ 1. บทนำ 2. วงจรนับเลขไบนารี ขนาด 2 บิต 4. วงจรหารความถี่ 3. วงจรนับสิบ

3 บทนำ 1. วงจรนับ 2. วงจรหารความถี่

4 วงจรนับ CLK Q2 Q3 Q0 Q1

5 วงจรหารความถี่

6 วงจรนับ วงจรนับเป็น FSM แบบ หนึ่ง สัญญาณเอาท์พุท ของวงจรนับได้จาก สัญญาณเอาท์พุทของฟลิป ฟลอปโดยตรง วงจรนับ แบ่งออกได้เป็น 2 แบบคือ Synchronous Counter และ Asynchronous Counter หรือ Ripple Counter Synchronous Counter ลักษณะวงจรจะเป็นตามรูป ที่ 8.16 โดยสัญญาณ นาฬิกาจะป้อนให้แก่ Clock ของฟลิบฟลอบทุกตัว

7 วงจรนับ CLK Q2 Q3 Q0 Q1

8 การนับเลขไบนารี Text การนับเลขไบนารี ขนาด 2 บิต

9 การนับเลข BCD หรือ เลขฐานสิบ การนับเลขบีซีดี ขนาด 1 หลัก

10 การออกแบบวงจรนับ การออกแบบวงจรนับก็มี ลำดับขั้นเหมือนกับ การออกแบบ FSM คือ มีขั้นตอนดังนี้ 1. เขียน State Diagram 2. เขียน State Table 3. หาจำนวนฟลิบฟลอบ n โดย 2n > ค่าสูงสุดที่จะนับได้ และกำหนดชนิดของฟ ลิปฟลอป 4. หาฟังก์ชั่นอินพุท ของฟลิบฟลอบแต่ละ ตัว 5. เขียนวงจร

11 วงจรนับขึ้นแบบเลขไบนารี ขนาด 2 บิต เป็นเอาท์พุทของวงจรนับ โดย Q0 เป็นบิตที่มี นัยสำคัญต่ำ (LSB) บิต Q1 เป็นบิตที่มีนัยสำคัญสูง (MSB) CLK เป็นสัญญาณ นาฬิกา

12 การออกแบบ

13 วงจรนับแบบไบนารี ขนาด 2 บิต

14 วงจรนับขึ้นแบบเลขไบนารี ขนาด 2 บิต มีสัญญาณ ควบคุม เป็นสัญญาณ นาฬิกา เป็นสัญญาณ ควบคุมการนับ ถ้าเป็นโลจิก ‘1’ จะนับสัญญาณ นาฬิกา ถ้าเป็น โลจิก ‘0’ จะ หยุดนับและคง ค่าสถานะเดิม เป็นเอาท์พุทของวงจรนับ โดย Q0 เป็นบิตที่มี นัยสำคัญต่ำ (LSB) บิต Q1 เป็นบิตที่มีนัยสำคัญสูง (MSB)

15 วงจรนับขึ้นแบบเลขไบนารี ขนาด 2 บิต มีสัญญาณ ควบคุม เขียน State Diagram แปลงจาก State Diagram เป็นตารางการทำงาน หรือ State table

16 วงจรนับขึ้นแบบเลขไบนารี ขนาด 2 บิต มีสัญญาณ ควบคุม

17

18 การนับเลข BCD หรือ เลขฐานสิบ การนับเลขบีซีดี ขนาด 1 หลัก

19 วงจรนับขึ้นแบบเลขฐานสิบ (BCD Counter) วงจรนับจาก q3q2q1q0Q3Q2Q1Q

20 Logic Diagram ของ BCD Counter

21 วงจรนับ BCD 4 หลัก

22 วงจรหารความถี่

23 การใช้อุปกรณ์ใน Lib. สร้าง วงจรหารความถี่

24 อุปกรณ์ใน Lib. CB8RE

25 วงจรหารความถี่ The synchronous reset (R) is the highest priority input. When R is High, all other inputs are ignored; the Q outputs, terminal count (TC), and clock enable out (CEO) go to logic level zero during the Low-to-High clock transition. The Q outputs increment when the clock enable input (CE) is High during the Low-to-High clock (C) transition. The counter ignores clock transitions when CE is Low. The TC output is High when both Q outputs are High.

26 วงจรหารความถี่

27 วงจรนับ BCD 4 หลัก

28 วงจรนับ BCD 4 หลัก พร้อม กับภาคถอดรหัสแอลอีดี 7 ส่วน

29 วงจรนับ BCD 4 หลัก พร้อม กับภาคถอดรหัสแอลอีดี 7 ส่วน แบบ Muxtiplex

30 วงจรนับเลขฐานสิบ 4 หลัก

31 Progress Diagram Phase 1 Phase 2 Phase 3

32 Block Diagram TEXT

33 Table TEXT Title A Title B Title C Title D Title E Title F

34 3-D Pie Chart TEXT

35 Marketing Diagram Title TEXT


ดาวน์โหลด ppt Company LOGO การทดลองที่ 5 วงจร นับ (Counter) โดย รศ. ณรงค์ บวบทอง.

งานนำเสนอที่คล้ายกัน


Ads by Google