งานนำเสนอกำลังจะดาวน์โหลด โปรดรอ

งานนำเสนอกำลังจะดาวน์โหลด โปรดรอ

นายคณาศักดิ์ ผาจันทร์ 4810611303 ภาควิชาไฟฟ้าและคอมพิวเตอร์ มหาวิทยาลัยธรรมศาสตร์

งานนำเสนอที่คล้ายกัน


งานนำเสนอเรื่อง: "นายคณาศักดิ์ ผาจันทร์ 4810611303 ภาควิชาไฟฟ้าและคอมพิวเตอร์ มหาวิทยาลัยธรรมศาสตร์"— ใบสำเนางานนำเสนอ:

1 นายคณาศักดิ์ ผาจันทร์ ภาควิชาไฟฟ้าและคอมพิวเตอร์ มหาวิทยาลัยธรรมศาสตร์

2  ที่มาของโครงงาน  วัตถุประสงค์ของโครงงาน  ขอบเขตของโครงงาน  ทฤษฎีที่เกี่ยวข้อง  งานส่วนที่ดำเนินการไปแล้ว

3  ในปัจจุบันได้มีการสร้างวิธีการ multiplierless ใน การประมวลผลสัญญาณดิจิตอลขึ้นมาหลายวิธี โครงงานนี้ต้องการเปรียบเทียบวิธีการ multiplierless 5 วิธีกับตัวอย่างการใช้งานใน Discrete Cosine Transform แบบ 1 มิติ (1D- DCT) บนบอร์ด FPGA

4  เพื่อศึกษาถึงการคูณแบบ multiplierless ในการ ประมวลผลแบบดิจิตอล  เพื่อทำการเปรียบเทียบวิธีการ multiplierless หลายๆ วิธีกับตัวอย่างการใช้งานในการแปลง Discrete Cosine แบบ 1 มิติ (1D-DCT) บนบอร์ด FPGA

5  ศึกษาหลักการ Multiplierless  ศึกษาวิธีการแปลง 1D-DCT (One Dimension Discrete Cosine Transform)  เปรียบเทียบการสร้าง 1D-DCT แบบ multiplierless ลงบนบอร์ด FPGA

6  MULTIPLIERLESS DCT CONVERSION  BinDCT  Lee’s fast forward DCT algorithm  Forward AAN’s fast algorithm  binDCT family based on Chen’s factorization  BinDCT family based on Loeffler’s factorization  FPGA(Field Programmable Gate Array)

7  วิธีการนี้เป็นการสร้างอัลกอริทึมที่ให้ผลการแปลงที่ให้ คุณสมบัติเหมือนกับ DCT แต่เป็นแบบไม่มีตัวคูณมีเพียงการ เลื่อนบิตและการบวก วิธีการนี้มีการเสนอออกมา 3 รูปแบบ คือ BinDCT version A ที่มา : T. D. Tran, "The binDCT: fast multiplierless approximation of the DCT," Signal Processing Letters, IEEE, vol. 7, pp , 2000.

8 BinDCT version B ที่มา : T. D. Tran, "The binDCT: fast multiplierless approximation of the DCT," Signal Processing Letters, IEEE, vol. 7, pp , 2000.

9 BinDCT version C ที่มา : T. D. Tran, "The binDCT: fast multiplierless approximation of the DCT," Signal Processing Letters, IEEE, vol. 7, pp , 2000.

10  อัลกอริทึมของ Lee’s fast forward DCT ค่าคงที่ C ทุกตัวแทนค่า ด้วย ½ Lee’s fast forward DCT ที่มา : R. K. W. Chan and L. Moon-Chuen, "Multiplierless Fast DCT Algorithms with Minimal Approximation Errors," in Pattern Recognition,2006. ICPR th International Conference on, 2006, pp

11  อัลกอริทึมของ Forward AAN’s fast Forward AAN’s fast ที่มา : R. K. W. Chan and L. Moon-Chuen, "Multiplierless Approximation of Fast DCT Algorithms," in Multimedia and Expo, 2006 IEEE International Conference on, 2006, pp

12  โครงสร้าง butterfly (2b) แปลงมาจาก (2a), เขียนในรูป ของโครงสร้าง lifting (2c) ที่มา : R. K. W. Chan and L. Moon-Chuen, "Multiplierless Approximation of Fast DCT Algorithms," in Multimedia and Expo, 2006 IEEE International Conference on, 2006, pp

13 binDCT family based on Chen's factorization Forward transform ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of the DCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNAL PROCESSING, VOL. 49, NO. 12, DECEMBER 2001.

14  ค่าคงที่ในอัลกอริทึมของ binDCT family based on Chen's factorization สามารถดูได้จากตาราง SEVERAL CONFIGURATIONS OF BINDCT BASED ON CHEN’S FACTORIZATION ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of the DCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNAL PROCESSING, VOL. 49, NO. 12, DECEMBER 2001.

15  มีอัลกอลิทึมดังรูป binDCT family based on Loeffler's factorization ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of the DCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNAL PROCESSING, VOL. 49, NO. 12, DECEMBER 2001.

16  ค่าคงที่ทุกตัวในอัลกอริทึมสามารถดูได้จากตาราง FAMILY OF EIGHT-POINT BINDCTS BASED ON LOEFFLER’S FACTORIZATION ที่มา : Jie Liang and Trac D. Tran,”Fast Multiplierless Approximations of the DCT With the Lifting Scheme,”IEEE TRANSACTIONS ON SIGNAL PROCESSING, VOL. 49, NO. 12, DECEMBER 2001.

17  FPGA เป็นวงจรรวมทางดิจิตอลที่ผู้ใช้สามารถ โปรแกรมวงจรหรือฟังค์ชันการทำงานลงไปภายใน ตัวชิฟได้เอง เหมาะสำหรับการออกแบบวงจรและ การออกแบบชิฟต้นแบบของวงจรทางดิจิตอล เรา สามารถออกแบบวงจร การเชื่อมต่อและคุณสมบัติ ต่างๆด้วย Software ได้ จากนั้นเมื่อทดลอง Simulate ได้ผลน่าพอใจแล้วจึงโปรแกรมลงบนชิฟ FPGA จะเห็นว่าการแก้ไขทำได้ง่าย เพียงแก้บน Software ( เสมือนอุปกรณ์ดิจิตอลอยู่ในรูปของ Software แก้ไขง่ายและแลกเปลี่ยนกันใช้ได้ ) และ ทำการโปรแกรมใหม่ ( โปรแกรมซ้ำได้ ) สถาปัตยกรรมภายในของ FPGA แบ่งส่วนสำคัญๆ ออกเป็น 3 ส่วน คือ  CLB (Configuration Logic Block) ใช้สำหรับทำเป็น วงจรโลจิกแบบคอมไบเนชั่นนอลและแบบซีเควน เชียล  IOB (Input Output Block) เป็นกลุ่มโลจิกบล็อกที่ ทำหน้าที่สำหรับการเชื่อมต่อกับวงจรภายนอก  Interconnect ทำหน้าที่เป็นสายไฟที่ใช้เชื่อมต่อ โลจิกบล็อกต่างๆ เข้าด้วยกัน

18 ที่มา : FPGA2000.pdf สถาปัตยกรรมของ FPGA ตระกูล XC4000 ของบริษัท Xilinx

19 โครงสร้าง Configuration Logic Block ของ FPGA ตระกูล XC4000 ของบริษัท Xilinx ที่มา : FPGA2000.pdf

20 โครงสร้าง I/O Block ของ FPGA ตระกูล XC4000 ของบริษัท Xilinx ที่มา : FPGA2000.pdf

21  ออกแบบแนวความคิดโครงงาน  ออกแบบหลักการทำงานของการแปลง DCT  ออกแบบขั้นตอนการออกแบบการแปลง DCT

22  การเปรียบเทียบประสิทธิภาพของวิธีการ multiplierless 5 วิธีกับตัวอย่างการใช้งานใน Discrete Cosine Transform แบบ 1 มิติ (1D- DCT) บนบอร์ด FPGA ทำการเปรียบ 2 ด้านได้แก่  ความซับซ้อนของระบบ จะดูจากโครงสร้างของภาษา VHDL ที่เขียนอธิบายลักษณะของอัลกอลิทึม  ค่าความผิดพลาดของการเข้าและถอดหรัส จะดูในรูป ของ PSNR (Peak Signal to Noise Ratio)

23  ออกแบบโครงสร้างของระบบโดยการใช้ DCT แบบ 1 มิติ ที่ ใช้อัลกอริทึมของ multiplierless ดังรูป หลักการทำงานของ 1D-DCT  เนื่องจากข้อมูลที่จะนำมาทำการทดสอบเป็นข้อมูล รูปภาพ ซึ่งเป็นข้อมูลแบบ 2 มิติจึงต้องทำการแปลง DCT แบบ 2 มิติ โดยมีหลักในการแปลงโดยใช้การ แปลง DCT แบบ 1 มิติ กับข้อมูลตามแนวคอลัมน์ เมื่อ เสร็จแล้วนำผลที่ได้มาแปลง DCT แบบ 1 มิติ อีกหนึ่ง ครั้งแต่เป็นตามแนวราบ ก็จะได้เป็นการแปลงแบบ 2 มิติ จึงต้องออกแบบโครงสร้างใหม่

24  หลักการทำงานคือ จะส่งข้อมูลที่ต้องการแปลงจาก PC ผ่านทาง UART โดยส่งข้อมูลตามแนวคอลัมน์ แล้วทำ การแปลง DCT แบบ 1 มิติ ส่งข้อมูลที่ทำการแปลงแล้ว กลับไปเก็บไว้ที่ PC ส่งข้อมูลที่เก็บไว้ใน PC มาแปลง DCT แบบ 1 มิติ อีกครั้งโดยส่งข้อมูลมาตามแนวราบ ก็ จะได้เป็นการแปลงแบบ 2 มิติ ต่อมาในการทำ INVERSE DCT จะทำการแปลงเหมือนกับ FORWARD DCT แต่จะต้องกลับอัลกอลิทึม

25  ระบบการแปลง DCT แบบ 1 มิติ ด้วยอัลกอลิทึม multiplierless ออกแบบโดยการเขียนภาษา VHDL แล้วนำมาสังเคราะห์ลงชิพ FPGA โดยมีลำดับการ ออกแบบดังนี้  ขั้นตอนการเขียนภาษา VHDL เป็นขั้นตอนที่ใช้ภาษา VHDL มาอธิบายคุณลักษณะของวงจรในระบบ  ขั้นตอนการจำลองการทำงาน ในขั้นตอนนี้เป็นการ ตรวจสอบการทำงานของวงจรในด้านฟังก์ชั่น โดยดูการ ทำงานของแต่ละวงจรก่อน แล้วจึงตรวจสอบการทำงาน ของระบบ  ขั้นตอนการสังเคราะห์และลงอุปกรณ์จริง เป็นขั้นตอน สำหรับแปลงจากภาษา VHDL เป็นวงจรเกต และนำลง ชิพ FPGA  ขั้นตอนการทดสอบการทำงานของชิพ

26


ดาวน์โหลด ppt นายคณาศักดิ์ ผาจันทร์ 4810611303 ภาควิชาไฟฟ้าและคอมพิวเตอร์ มหาวิทยาลัยธรรมศาสตร์

งานนำเสนอที่คล้ายกัน


Ads by Google