Superior COmmunications Research and Prototyping for commercialization Layer 1 Baseband Processor Implementation for 3GPP Systems SCORPion Research Group EE Department, Kasetsart University, Thailand 3G Research Project Meeting April 29, 2003 NECTEC นาย เอกพล หิรัณยเอกภาพ และ นาย ศิริชัย แซ่หว่อง

Superior COmmunications Research and Prototyping for commercialization Outline  Slot format  DPCH  P-CCPCH  S-CCPCH  SCH  P-SCH  S-SCH  Conclusion & Future work

Superior COmmunications Research and Prototyping for commercialization DPCH (Dedicated Physical Channel) (1) ประกอบไปด้วย 2 ส่วน คือ - DPDCH คือ ส่วนข้อมูล (data) - DPCCH คือ ส่วนควบคุม ซึ่งประกอบด้วย TPC, TFCI และ Pilot

Superior COmmunications Research and Prototyping for commercialization DPCH (Dedicated Physical Channel) (2) ทรัพยากรที่ใช้ Map_DPCH - Logic cells  423 logic cells- Ram = 128 ESB bits - Fmax  MHz

Superior COmmunications Research and Prototyping for commercialization P-CCPCH (Primary-Common Control Physical Channel) ในแต่ละสล็อทประกอบไปด้วย 2 ส่วน คือ - Tx OFF คือ ส่วนที่ไม่ส่งข้อมูล 2 บิต - Data คือ ส่วนที่ส่งข้อมูล 18 บิต ทรัพยากรที่ใช้ Map_P_CCPCH -Logic cells  88 logic cells -- Fmax  MHz

Superior COmmunications Research and Prototyping for commercialization S-CCPCH (Secondary-Common Control Physical Channel) ประกอบไปด้วย 3 ส่วน คือ - TFCI - Data - Pilot ทรัพยากรที่ใช้ Map_S_CCPCH - Logic cells  256 logic cells- Ram = 128 ESB bits - Fmax  MHz

Superior COmmunications Research and Prototyping for commercialization Synchronisation Channel ประกอบไปด้วย 2 ช่องสัญญาณย่อย คือ - Primary SCH ส่ง -Cp ในกรณี ที่ใช้ antenna เดียว - Secondary SCH ส่ง -Cs ในกรณี ที่ใช้ antenna เดียว

Superior COmmunications Research and Prototyping for commercialization Primary Synchronisation Code generation a = = Cpsc = (1+j) * ทรัพยากรที่ใช้ P_SCH - Logic cells  38 logic cells - Fmax  MHz

Superior COmmunications Research and Prototyping for commercialization Secondary Synchronisation Code generation z = b = เมื่อ x1, x2, x3, …, x16 มีค่าเหมือนกับ a Cssc,k = (1+j) * เมื่อ hm คือ Hadamard sequence 8 แถวที่ m ทรัพยากรที่ใช้ S_SCH - Logic cells  76 logic cells - Ram = 4096 ESB bits - Fmax  MHz

Superior COmmunications Research and Prototyping for commercialization Conclusion & future work Conclusion - ทำ slot format สำหรับช่องสัญญาณ downlink DPCH, P-CCPCH, S-CCPCH - Synchronisation channel แบ่งเป็น P-SCH, S- SCH Future work - Slot format สำหรับช่องสัญญาณ downlink CPICH, PDSCH - OVSF Spreading - Downlink scrambling code generator