Superior COmmunications Research and Prototyping for commercialization ความก้าวหน้าในการพัฒนาส่วนประมวลผล สัญญาณเบสแบนด์ ด้วยชิป FPGA SCORPion Research.

งานนำเสนอเรื่อง: "Superior COmmunications Research and Prototyping for commercialization ความก้าวหน้าในการพัฒนาส่วนประมวลผล สัญญาณเบสแบนด์ ด้วยชิป FPGA SCORPion Research."— ใบสำเนางานนำเสนอ:

1 Superior COmmunications Research and Prototyping for commercialization ความก้าวหน้าในการพัฒนาส่วนประมวลผล สัญญาณเบสแบนด์ ด้วยชิป FPGA SCORPion Research Group EE Department, Kasetsart University, Thailand 3G Research Project Meeting February 14, 2002 NECTEC นาย เอกพล หิรัณยเอกภาพ และ นาย ศิริชัย แซ่หว่อง

2 Superior COmmunications Research and Prototyping for commercialization Outline  การต่อบล็อกเดิม  ปัญหาการรับส่งข้อมูลข้ามบอร์ด  ข้อสันนิฐานที่อาจทำให้เกิดความผิดพลาด  การทดลองที่เคยทำมา  สรุป

3 Superior COmmunications Research and Prototyping for commercialization การทดลองต่อบล็อกการทำงานบนบอร์ด EP20K200EFC484 (Transport channel : ส่วน data) CPU Rate matching 1st interleave CRC Input CRC check 1st de-interleave Rate de-matching Output Source RX Detect Turbo Encoder Turbo decoder - บอร์ด 1 - บอร์ด 2

4 Superior COmmunications Research and Prototyping for commercialization การทดลองต่อบล็อกการทำงานบางส่วน (Transport channel : ส่วน data) Turbo Encoder Rate matching 1st interleaveCRC Input CRC check Turbo decoder 1st de-interleave Rate de-matching Output SourceRX Detect

5 Superior COmmunications Research and Prototyping for commercialization ปัญหาการรับส่งข้อมูลข้ามบอร์ด ขณะนี้การรับและส่งข้อมูลระหว่างบอร์ด ในบางครั้ง เกิดความผิดพลาด โดยเมื่อ ป้อนพารามิเตอร์ให้บล็อกต่างๆเรียบร้อย แล้วสั่งให้ขา reset ลง low ทางฝั่งรับที่ คอยตรวจสอบข้อมูลได้ผลว่า เกิดการ ผิดพลาดในบางครั้ง คือได้รับข้อมูลไม่ครบและ ลำดับข้อมูลไม่ถูกต้อง

6 Superior COmmunications Research and Prototyping for commercialization ข้อสันนิฐานที่อาจทำให้เกิดความ ผิดพลาด  เนื่องจากทั้งสองบอร์ดมีความถี่ไม่เท่ากัน จึงทำ ให้ clock ทั้ง 2 ฝั่ง เลื่อนไปซึ่งอาจทำให้เกิด เหตุการณ์ ที่ใน write clock เดียวแต่มี 2 read clock  การ reset อาจเกิดขึ้นไม่พร้อมกันเนื่องจาก clock ทั้ง 2 บอร์ดไม่เหมือนกัน  สัญญาณที่ส่งไประหว่างบอร์ดไม่แรงพอ

7 Superior COmmunications Research and Prototyping for commercialization การทดลองที่เคยทำมา  ส่ง คล็อกบอร์ด 1 ให้บอร์ด 2 Clk Data in Data out

8 Superior COmmunications Research and Prototyping for commercialization การทดลองที่เคยทำมา ( ต่อ 1)  Ram dual port Ram Dp clk1 clk2 Data in Data out Controller

9 Superior COmmunications Research and Prototyping for commercialization การทดลองที่เคยทำมา ( ต่อ 2)  Fifo dual clock Fifo Dc clk1 clk2 Data out Data in Controller

10 Superior COmmunications Research and Prototyping for commercialization สรุป - ยังไม่สามารถแก้ปัญหาในการรับส่งข้อมูลระหว่างบอร์ดได้