การรับส่งข้อมูลระหว่าง Group 1 กับ Group 2 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) การรับส่งข้อมูลระหว่าง Group 1 กับ Group 2 ในสถานีเคลื่อนที่ (Mobile Station)

Thai Wireless Consortium (TWC) 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) Outline อุปกรณ์ที่ใช้ในการทำงานของ G.1 และ G.2 การรับส่งข้อมูลระหว่าง FPGA กับ ADC บอร์ด การรับส่งข้อมูลระหว่าง FPGA กับ DAC บอร์ด

Thai Wireless Consortium (TWC) 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) อุปกรณ์ที่ใช้ในการทำงานของ Group 1 THS0842 EVM (ADC Board) DAC2902 EVM (DAC Board) DAC29002 (dual DAC ,12 bits) THS0842 (Dual ADC, 8-bit) Six SMB Connector Two SMA Connector (Support Up to 6)

Thai Wireless Consortium (TWC) 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) อุปกรณ์ที่ใช้ในการทำงานของ Group 2 DS-KIT-MBLAZE-V2-EURO (FPGA Board) P160 Communications Module 3.3 V, 2.5 V, and 1.5 V regulators Serial Port 1 M Virtex-II FPGA (XC2V1000)

การรับส่งข้อมูลกันระหว่างบอร์ด 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) การรับส่งข้อมูลกันระหว่างบอร์ด DS-KIT-MBLAZE-V2-EURO THS0842 EVM cout Ext. Clock JTAG RS232 Data Sync. SDRAM PROM 6 I - Data Buffer I I I 6 - SMB Connector THS0842 ADC XC2V1000 FPGA 6 Q Buffer Boot Load & Save Q Q ADC Control clk Q - Data Digital I/O Cell Search Rake Receiver FIR Filter DAC Control Oscillator 30.72 MHz Sync. Clock DAC2902 EVM Digital I/O Digital I/O 12 clk I - Data I I I I/Q I/Q SF CodeNum 6 - SMA Connector DAC2902 DAC 12 Sync. Sync. Q Q Q Q - Data McBSP EMIF TMS320C6416 DSK

การรับส่งข้อมูลระหว่าง FPGA กับ ADC บอร์ด 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) การรับส่งข้อมูลระหว่าง FPGA กับ ADC บอร์ด I1 Q1 (30.72 MHz) I1/Q1 I2/Q2 I3/Q3

การรับส่งข้อมูลระหว่าง FPGA กับ ADC บอร์ด 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) การรับส่งข้อมูลระหว่าง FPGA กับ ADC บอร์ด สัญญาณ Analog ของ I และ Q ที่มีความถี่ 3.84 MHz จะถูก Sampling ด้วย clk จาก ภายนอก (30.72 MHz)ได้เป็นสัญญาณ I1 และ Q1 เมื่อผ่านไป 6 clk cycle ( clk หมายเลข 5) และรอไปอีกเป็นเวลา td(0) ข้อมูล I1 จะออก มาที่ output DA(7-0) เมื่อผ่านไป 7 clk cycle ( clk หมายเลข 6) และรอไปอีกเป็นเวลา td(0) ข้อมูล Q1 จะออก มาที่ output DB(7-0) FPGA Board สามารถอ่าน Data จาก I และ Q Channel จาก ADC Board ได้โดยรับ สัญญาณ Cout เข้ามาเป็น clk จากภายนอก แล้วทำการรับค่าจาก DA และ DB ทุกครั้งที่ ตรวจจับพบขอบขาขึ้นของสัญญาณ Cout

การรับส่งข้อมูลระหว่าง FPGA กับ DAC บอร์ด 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) การรับส่งข้อมูลระหว่าง FPGA กับ DAC บอร์ด Sync. Clock

การรับส่งข้อมูลระหว่าง FPGA กับ DAC บอร์ด 2 พฤษภาคม 2547 3G Research Project Thai Wireless Consortium (TWC) การรับส่งข้อมูลระหว่าง FPGA กับ DAC บอร์ด DAC Board จะรับสัญญาณ 12-bits Digital ของ I และ Q ที่มีอัตราการส่งข้อมูลเป็น 12x15.36 = 184.32 Mbps และสัญญาณ Sync. Clock จาก FPGA Board DAC Board จะทำการรับค่าจาก I และ Q Channel ทุกครั้งที่ตรวจจับพบขอบขาขึ้นของ สัญญาณ Sync. Clock ซึ่งจะต่อเข้ากับกับขา WRT1, WRT2, CLK1 และ CLK2 ของชิป DAC2902 เหมือนกันทั้งสี่ขา เมื่อผ่านไป 1 clk cycle ของ Sync. Clock และรอไปอีกเป็นเวลา tPD+ tSET ข้อมูล Iout1 (I-channel) และ Iout2 (Q-channel) จะออกมาที่ output